Uma etapa subestimada no processo de fabricação de chips está prestes a se tornar o próximo gargalo para a inteligência synthetic.
Cada microchip usado para alimentar a inteligência synthetic deve ser colocado em {hardware} que possa interagir com o mundo exterior. Mas neste momento, quase toda esta etapa de produção de chips, conhecida como embalagem avançada, acontece na Ásia e a capacidade é escassa.
Agora está no centro das atenções como Taiwan Semiconductor Manufacturing Co. se prepara para iniciar duas novas fábricas no Arizona e Elon Musk torneiras Informações por seus ambiciosos planos de chips personalizados.
“Isso pode surgir como um gargalo muito rapidamente se as pessoas não fizerem os investimentos CapEx de forma proativa para dar conta do aumento na produção fabril que ocorrerá nos próximos anos”, disse John VerWey, do Centro de Segurança e Tecnologia Emergente da Universidade de Georgetown.
Em uma rara entrevista, o chefe de soluções de embalagem da TSMC North America, Paul Rousseau, disse à CNBC que os números “estão crescendo substancialmente”.
Seu método mais avançado atualmente em uso é chamado Chip on Wafer on Substrate, ou CoWoS, e Rousseau disse que está aumentando a uma impressionante taxa composta de crescimento anual de 80%.
Gigante da IA Nvidia reservou a maior parte da capacidade mais avançada disponível na TSMC, que é líder em quantity em embalagens.
Mas a Intel está tecnologicamente no mesmo nível da gigante taiwanesa.
A fabricante de chips dos EUA tem lutado para solidificar um grande cliente externo para seu negócio de fabricação de chips, mas seus clientes de embalagens incluem Amazônia e Cisco.
Na terça-feira, Musk também contratou a Intel para embalar chips personalizados para SpaceX, xAI e Tesla em sua ambiciosa fábrica em Terafab planejada para o Texas.
A Intel faz a maior parte de sua embalagem closing no Vietnã, na Malásia e na China. Partes das embalagens mais avançadas da Intel acontecem nas instalações dos EUA no Novo México, Oregon e em um native em Chandler, Arizona, onde a CNBC fez um tour em novembro.
O processo ganhou destaque à medida que a IA aumenta as necessidades de densidade, desempenho e eficiência dos fabricantes de chips que correm para criar o melhor {hardware} para cargas de trabalho de inferência. À medida que a densidade do transistor se aproxima dos limites físicos, novos métodos de empacotamento de silício podem ajudar.
“É realmente a extensão pure da Lei de Moore para a terceira dimensão”, disse Rousseau.
Durante décadas, chips individuais, conhecidos como matrizes, foram removidos de um único wafer e empacotados em um sistema que se conecta a dispositivos como computadores, robôs, carros e telefones celulares. Métodos de empacotamento mais avançados decolaram à medida que a complexidade dos chips explodiu nos últimos anos com o advento da IA.
Agora, múltiplas matrizes, como chips lógicos e memória de alta largura de banda, são agrupadas em um chip maior, como uma unidade de processamento gráfico ou GPU. Embalagem avançada é usada para conectar todas essas matrizes e permitir que elas se comuniquem entre si e com o sistema mais amplo.
“Até cerca de 5 ou 6 anos atrás, ninguém fazia isso”, disse o analista de chips Patrick Moorhead, da Moor Insights & Technique, acrescentando que a embalagem costumava ser “uma reflexão tardia” que as empresas atribuíam aos engenheiros juniores.
“Agora, obviamente, sabemos que é tão importante quanto a própria matriz”, disse ele.
Chips TSMC CoWoS: exemplos de microchips embalados usando CoWoS nos escritórios da TSMC em San Jose, Califórnia, mostrados à CNBC em 20 de fevereiro de 2026.
CNBC
O gargalo
A Nvidia tem reservou a maioria da tecnologia CoWoS líder da TSMC, e a capacidade está tão lotada que a TSMC supostamente terceirizou algumas etapas para empresas terceirizadas especializadas em partes mais simples do processo, como ASE e Amkor.
ASE, que é a maior empresa terceirizada de montagem e teste de semicondutores do mundo, vê vendas de embalagens avançadas dobrando em 2026. A ASE está construindo um grande novo native em Taiwan, onde a subsidiária SPIL também realizou a inauguração de outro novo native de embalagens, com a presença do CEO da Nvidia, Jensen Huang, no ano passado.
A TSMC também está construindo duas novas instalações de embalagens em Taiwan, além de construir duas instalações de embalagens no Arizona.
No momento, a TSMC envia 100% dos chips para Taiwan para serem embalados, mesmo aqueles fabricados em sua avançada fábrica de chips em Phoenix, Arizona. A TSMC não divulgou um cronograma para a conclusão dos locais de embalagem nos EUA.
“Ter essa capacidade ao lado da fábrica no Arizona deixará seus clientes muito felizes”, disse à CNBC o principal pesquisador de embalagens Jan Vardaman, da TechSearch Worldwide.
Isso porque reduzirá o tempo de entrega, evitando a necessidade de enviá-lo entre a Ásia e os EUA, acrescentou ela.
Informações já faz algumas embalagens perto de sua nova fábrica avançada de chips 18A no Arizona.
A fabricante de chips dos EUA ainda não conseguiu um grande cliente externo para fabricar chips em sua fábrica 18A, mas o chefe de serviços de fundição, Mark Gardner, disse à CNBC que a empresa tem clientes para embalagens desde 2022, incluindo Amazon e Cisco.
A Nvidia também pretende investir na Intel como parte de seu investimento de US$ 5 bilhões na fabricante de chips que ocorreu semanas depois de o governo dos EUA ter investido US$ 8,9 bilhões em 2025.
“As empresas de chips querem mostrar ao governo dos EUA que farão negócios com a Intel, e o caminho de menor risco com a Intel é fazer embalagens”, disse Moorhead.
Quando questionado se a Intel poderia encontrar um grande cliente fabricante de chips pela porta dos fundos de embalagens avançadas, Gardner disse que há “uma incursão nisso” com alguns clientes.
“Há benefícios em tudo estar em um só lugar”, disse ele.
Musk pode ser um dos primeiros a adotar a fabricação e o empacotamento de chips na Intel.
Uma informação Postagem no LinkedIn na terça-feira, disse que a “capacidade da empresa de projetar, fabricar e empacotar chips de altíssimo desempenho em escala” ajudaria a Terafab de Musk a alcançar as ambições de produzir 1 terrawatt de computação anual para alimentar a IA.
O engenheiro de empacotamento avançado da Intel, Shripad Gokhale, mostra os chips de servidor Katie Tarasov Xeon da CNBC dentro das instalações de empacotamento avançado da Intel em Chandler, Arizona, em 17 de novembro de 2025.
CNBC
Evoluindo do 2D para o 3D
Muitos chips, como unidades centrais de processamento, são feitos com embalagens 2D. Chips mais complexos, como GPUs, precisam de algo further, que é o domínio do CoWoS da TSMC, uma forma de embalagem 2,5D.
Para esses chips, uma camada adicional de fiação de alta densidade chamada interposer adiciona interconexões mais estreitas para que a memória de alta largura de banda possa ser montada diretamente ao redor do chip, eliminando efetivamente o que costuma ser chamado de parede de memória.
“Você simplesmente não consegue obter memória suficiente dentro de seu chip de computação para utilizá-lo totalmente. Então, quando introduzimos o CoWoS, somos capazes de trazer a memória HBM ao lado da computação de uma forma muito eficiente”, disse Rousseau da TSMC.
A TSMC foi pioneira em sua técnica 2.5D em 2012 e desde então passou por várias iterações. A TSMC disse que as GPUs Blackwell da Nvidia são o primeiro produto a ser fabricado com sua última geração, CoWoS-L.
É esta capacidade mais recente que preocupa todos porque a Nvidia supostamente reservou a maior parte disso.
A tecnologia de empacotamento líder da Intel é chamada de ponte de interconexão multi-die incorporada, ou EMIB. Funciona de forma semelhante ao processo utilizado pela Taiwan Semi, mas com pontes de silício no lugar de um intermediário.
Ao “incorporar esses pequenos pedaços de silício exatamente onde são necessários”, disse Gardner da Intel, “há uma vantagem de custo”.
Todos os jogadores também estão trabalhando no que vem a seguir: embalagens 3D.
A Intel chama seu método de Foveros Direct, enquanto o da TSMC é chamado de System on Built-in Chips, ou SoIC.
“Em vez de colocar os chips lado a lado, agora os colocamos um em cima do outro”, explicou Rousseau, acrescentando que eles “podem realmente se comportar como se fossem um chip e isso proporciona um nível totalmente diferente de ganho de desempenho”.
Rousseau disse que ainda levará alguns anos até vermos produtos de embalagem da TSMC com SoIC.
Enquanto isso, empresas de memória como Samsung, SK Hynix e Mícron possuem suas próprias fábricas de embalagens avançadas, onde usam embalagens 3D para empilhar matrizes em memória de alta largura de banda.
Enquanto se esforçam para lançar os chips, os fabricantes de chips lógicos e de memória também procuram substituir as saliências por almofadas de cobre em um novo método chamado ligação híbrida, aumentando o número de chips que cabem em uma pilha.
“Em vez de um solavanco, poderíamos fazer uma conexão pad-to-pad, que é quase nenhuma distância, e isso nos dá um melhor desempenho de potência”, explicou Vardaman. “Isso também nos proporciona melhor desempenho elétrico, já que o caminho mais curto é o melhor.”
Assista: Como as embalagens avançadas estão avançando os chips de IA na terceira dimensão
